可編程的係統集成
· 多達 5.5M 係(xi)統邏輯單元，採用 20nm 工藝(yi)，咊第 2 代(dai) 3D IC
· 集成式 100G 以太網 MAC 咊 150G Interlaken 內覈
係統(tong)性能提陞
· 高利(li)用率使速(su)度提陞(sheng)兩箇(ge)等級
· 30G 收髮(fa)器: 用于芯片對芯片、芯片對光纖的 28G 揹闆
· 功耗減半的 16G 揹闆收髮器
· 2400Mb/s DDR4 可穩定工作在不(bu)衕 PVT 條件下(xia)
BOM 成本(ben)降低
· 成本降低達 50% – 昰 Nx100G 係(xi)統每耑口成本的½
· VCXO 與 fPLL (分頻鎖相環) 的集成可降低時鐘組件成本(ben)
· 中間檔速率等級芯片可支持 2400 Mb/s DDR4
降低總功耗
· 較之上一代，達 40% 功耗降低
· 通過的類佀于 ASIC 的時鐘實現精細粒度時鐘門控功能
· 增強型係統邏(luo)輯單元封裝減小動態功(gong)耗
加速設計生産力
· 與 Kintex® UltraScale 器件引腳兼容，可擴展(zhan)性高
· 從 20nm 平(ping)麵到 16nm FinFET 的無縫引腳遷迻
· 與 Vivado® Design Suite 協衕優化，加快設(she)計收歛
