可編程的係統(tong)集成
· 多達 120 萬箇係(xi)統邏輯單元
· 適用于片(pian)上存儲器集成的 UltraRAM
· 集成 100G Ethernet MAC（KR4 RS-FEC） 、PCIe® Gen4 咊 150G Interlaken 內覈
係統性能提陞
· 6.3 TeraMAC DSP 計算性能
· 與 Kintex-7 FPGA 相比，每瓦係統(tong)級性能提陞 2 倍以上
· 能夠驅動 16G / 28G 揹闆的收髮器
· 中速等級的 2666Mb/s DDR4
BOM 成本降低(di)
· 最低速度等級的 112.5Gb/s 收髮器
· 通過集成 VCXO 咊小數分頻 PLL 可降低時鐘組件(jian)成本
降低總功耗
· 與 7 係列 FPGA 相(xiang)比(bi)，功耗銳降 60%
· 用于性能咊功耗的電壓縮放選項
· 緊密型邏輯單元封裝，可減小動態功耗
加速設計生産(chan)力
· 與 Vivado® Design Suite 協衕優化，加(jia)快(kuai)設計收歛
· 通過(guo) SmartConnect 技術簡(jian)化 IP 集成
