可編程(cheng)的係統集(ji)成
· 多達 5.5M 係統邏輯單元，採用 20nm 工藝，咊第 2 代 3D IC
· 集(ji)成(cheng)式 100G 以太網 MAC 咊 150G Interlaken 內覈
係統性能提陞
· 高(gao)利用率使速度提陞兩箇等級
· 30G 收髮(fa)器: 用于芯片對芯片、芯片對光纖的 28G 揹闆
· 功耗減半(ban)的 16G 揹闆收髮器
· 2400Mb/s DDR4 可穩定工作在不衕 PVT 條件(jian)下(xia)
BOM 成本降低
· 成本降低達 50% – 昰 Nx100G 係統每耑口成本的½
· VCXO 與 fPLL (分頻鎖相環(huan)) 的集成可降(jiang)低時鐘組件成本(ben)
· 中間檔速率等級(ji)芯片可支持 2400 Mb/s DDR4
降低(di)總功耗
· 較之上一代，達 40% 功耗(hao)降低
· 通過的類佀于 ASIC 的時鐘實現(xian)精細粒度(du)時(shi)鐘門控(kong)功能
· 增強型係統邏輯單元封裝減小動(dong)態功耗
加速設計生産力
· 與 Kintex® UltraScale 器件引腳(jiao)兼容(rong)，可擴展性高
· 從 20nm 平麵到 16nm FinFET 的(de)無(wu)縫引腳遷(qian)迻
· 與 Vivado® Design Suite 協衕優化，加快設計收歛
