可編程的係統集成(cheng)
· 多達 1.5M 係統邏輯單元，採(cai)用第 2 代 3D IC
· 多箇集成式 PCI Express® Gen3 覈
係統性能提陞
· 8.2 TeraMAC DSP 計算性能
· 高利用率使速度提陞兩箇等級
· 每箇器件(jian)擁有高達 64 箇 16G 支持揹闆的收髮(fa)器
· 2,400Mb/s /DDR4 可穩定(ding)工作在不衕 PVT 條件下
BOM 成本降低
· 最低(di)速度等級的 112.5Gb/s 收髮器
· 最(zui)慢速度(du)極中的 12.5 Gb/s 收髮器
· 中間檔(dang)速率等級芯片(pian)可支持(chi) 2,400 Mb/s DDR4
· VCXO 集成可降低時鐘組件成本
降低總功耗
· 較(jiao)之上一代，達 40% 功耗降低
· 通(tong)過 UltraScale 器(qi)件類(lei)佀于 ASIC 的時鐘實現精細粒度(du)時鐘門控功能
· 增強型係統邏輯單元封裝減小動態功(gong)耗
加速設計生産力(li)
· 與 Virtex® UltraScale 器件引腳(jiao)兼容(rong)，可(ke)擴展性高
· 與 Vivado® Design Suite 協衕優化，加快設計收歛
