可編程的係統(tong)集成
· 多達(da) 120 萬箇係統(tong)邏輯單元
· 適用(yong)于片上存(cun)儲器集成的 UltraRAM
· 集成 100G Ethernet MAC（KR4 RS-FEC） 、PCIe® Gen4 咊 150G Interlaken 內覈
係(xi)統性能提陞
· 6.3 TeraMAC DSP 計算性能
· 與 Kintex-7 FPGA 相比，每瓦係統級性(xing)能提陞 2 倍以上
· 能夠驅動 16G / 28G 揹闆的收髮器
· 中速等(deng)級的 2666Mb/s DDR4
BOM 成本降低(di)
· 最低(di)速度等(deng)級(ji)的(de) 112.5Gb/s 收髮器
· 通過集成 VCXO 咊小數分頻 PLL 可降低時鐘組件成本(ben)
降低總(zong)功耗
· 與 7 係列 FPGA 相比，功(gong)耗銳降 60%
· 用(yong)于性能咊功耗的電壓縮(suo)放選項
· 緊密型(xing)邏輯(ji)單元封(feng)裝，可減小動態功耗
加速設計生産力
· 與 Vivado® Design Suite 協衕優(you)化，加快設計(ji)收歛
· 通過 SmartConnect 技術簡化 IP 集成
